參數(shù)資料
型號： CDB42428
廠商： Cirrus Logic, Inc.
元件分類： Codec
英文描述： 114 dB, 192kHz 8-Ch CODEC WITH PLL
中文描述： 114分貝，192kHz的8通道編解碼器與鎖相環(huán)
文件頁數(shù)： 61/67頁
文件大小： 1433K
代理商： CDB42428
61
CS42428
SWITCHING CHARACTERISTICS
(For CQ, T
A
= -10 to +70° C; For DQ, T
A
= -40 to +85° C;
VA = 5 V, VD =VLC= 3.3 V, VLS = 1.8 V to 5.25 V; Inputs: Logic 0 = DGND, Logic 1 = VLS, C
L
= 30 pF)
Notes: 13. After powering up the CS42428, RST should be held low after the power supplies and clocks are settled.
14. See Table 2 on page 15 for suggested OMCK frequencies
15. Limit the loading on RMCK to 1 CMOS load if operating above 24.576 MHz.
Parameters
Symbol
Min
1
30
-
45
40
45
45
Typ
-
-
200
50
50
50
50
Max
-
200
-
55
60
55
55
Units
ms
kHz
ps RMS
%
%
%
%
RST pin Low Pulse Width (Note 13)
PLL Clock Recovery Sample Rate Range
RMCK output jitter
RMCK output duty cycle
OMCK Duty Cycle
DAC_SCLK, ADC_SCLK Duty Cycle
DAC_LRCK, ADC_LRCK Duty Cycle
Master Mode
RMCK to DAC_SCLK, ADC_SCLK active edge delay
RMCK to DAC_LRCK, ADC_LRCK delay
Slave Mode
DAC_SCLK, ADC_SCLK Falling Edge to
ADC_SDOUT, ADC_SDOUT Output Valid
DAC_LRCK, ADC_LRCK Edge to MSB Valid
DAC_SDIN Setup Time Before DAC_SCLK Rising
Edge
DAC_SDIN Hold Time After DAC_SCLK Rising Edge
DAC_SCLK, ADC_SCLK High Time
DAC_SCLK, ADC_SCLK Low Time
DAC_SCLK, ADC_SCLK rising to DAC_LRCK,
SAI_LRCK Edge
DAC_LRCK, ADC_LRCK Edge to DAC_SCLK,
ADC_SCLK Rising
(Note 15)
(Note 14)
t
smd
t
lmd
0
0
-
-
10
10
ns
ns
t
dpd
-
50
ns
t
lrpd
t
ds
-
-
20
10
ns
ns
t
dh
t
sckh
t
sckl
t
lrckd
-
-
-
-
30
-
-
-
ns
ns
ns
ns
20
20
25
t
lrcks
25
-
-
ns
DAC_SCLK
ADC_SCLK
(output)
RMCK
tsmd
tlmd
DAC_LRCK
ADC_LRCK
(output)
sckh
sckl
t
t
MSB
MSB-1
tdpd
ADC_SDOUT
DAC_SDINx
dh
t
ds
t
lrpd
t
lrcks
t
lrckd
t
DAC_SCLK
ADC_SCLK
(input)
DAC_LRCK
ADC_LRCK
(input)
Figure 56. Serial Audio Port Master Mode Timing
Figure 57. Serial Audio Port Slave Mode Timing
相關PDF資料
PDF描述
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CDB42518 110 dB, 192 kHz 6-Ch Codec with S/PDIF Receiver
CDB42528 114 dB, 192 kHz 6-Ch Codec with S/PDIF Receiver
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參數(shù)描述
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