參數(shù)資料
型號(hào)： CDB42418
廠商： Cirrus Logic, Inc.
元件分類： Codec
英文描述： 110 dB, 192kHz 8-Ch CODEC WITH PLL
中文描述： 110分貝，192kHz的8通道編解碼器與鎖相環(huán)
文件頁數(shù)： 62/67頁
文件大?。?/td> 1433K
代理商： CDB42418
CS42418
62
SWITCHING CHARACTERISTICS - CONTROL PORT - I
2
C FORMAT
(For CQ, T
A
= -10 to +70° C; For DQ, T
A
= -40 to +85° C; VA = 5 V, VD =VLS= 3.3 V; VLC = 1.8 V to 5.25 V; Inputs: Logic
0 = DGND, Logic 1 = VLC, C
L
= 30 pF)
Notes: 16. Data must be held for sufficient time to bridge the transition time, t
fc
, of SCL.
17. The acknowledge delay is based on MCLK and can limit the maximum transaction speed.
18.
for Single-Speed Mode,
256
Fs
×
128
for Double-Speed Mode,
for Quad-Speed Mode
Parameter
Symbol
f
scl
t
irs
t
buf
t
hdst
t
low
t
high
t
sust
t
hdd
t
sud
t
rc
t
fc
t
susp
t
ack
Min
-
Max
100
Unit
kHz
SCL Clock Frequency
RST Rising Edge to Start
500
-
ns
Bus Free Time Between Transmissions
4.7
-
μs
Start Condition Hold Time (prior to first clock pulse)
4.0
-
μs
Clock Low time
4.7
-
μs
Clock High Time
4.0
-
μs
Setup Time for Repeated Start Condition
4.7
-
μs
SDA Hold Time from SCL Falling
(Note 16)
0
-
μs
SDA Setup time to SCL Rising
250
-
ns
Rise Time of SCL and SDA
-
1
μs
Fall Time SCL and SDA
-
300
ns
Setup Time for Stop Condition
4.7
-
μs
Acknowledge Delay from SCL Falling
(Note 17)
-
(Note 18)
ns
--------15
×
Fs
------15
×
64
Fs
-----15
tbuf
thdst
tlow
thdd
thigh
tsud
Stop
Start
SDA
SCL
tirs
RST
thdst
trc
tfc
tsust
tsusp
Start
Stop
Repeated
trd
tfd
tack
Figure 58. Control Port Timing - I
2
C Format
相關(guān)PDF資料
PDF描述
CDB42426 114 dB, 192kHz 6-Ch CODEC WITH PLL
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參數(shù)描述
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