參數(shù)資料
型號(hào)： CDB42416
廠商： Cirrus Logic, Inc.
元件分類： Codec
英文描述： 110 dB, 192kHz 6-Ch CODEC WITH PLL
中文描述： 110分貝，192kHz的6通道編解碼器與鎖相環(huán)
文件頁(yè)數(shù)： 63/67頁(yè)
文件大?。?/td> 1431K
代理商： CDB42416
63
CS42416
SWITCHING CHARACTERISTICS - CONTROL PORT - SPI FORMAT
(For CQ, T
A
= -10 to +70° C; For DQ, T
A
= -40 to +85° C; VA = 5 V, VD =VLS= 3.3 V; VLC = 1.8 V to 5.25 V;
Inputs: Logic 0 = DGND, Logic 1 = VLC, C
L
= 30 pF)
Notes: 19. If Fs is lower than 46.875 kHz, the maximum CCLK frequency should be less than 128 Fs. This is
dictated by the timing requirements necessary to access the Channel Status and User Bit buffer
memory. Access to the control register file can be carried out at the full 6 MHz rate. The minimum
allowable input sample rate is 8 kHz, so choosing CCLK to be less than or equal to 1.024 MHz should
be safe for all possible conditions.
20. Data must be held for sufficient time to bridge the transition time of CCLK.
21. For f
sck
<1 MHz.
Parameter
Symbol
Min
Typ
Max
Units
CCLK Clock Frequency
(Note 19)
f
sck
t
csh
t
css
t
scl
t
sch
t
dsu
t
dh
t
pd
t
r1
t
f1
t
r2
t
f2
0
-
6.0
MHz
μ
s
CS High Time Between Transmissions
1.0
-
-
CS Falling to CCLK Edge
20
-
-
ns
CCLK Low Time
66
-
-
ns
CCLK High Time
66
-
-
ns
CDIN to CCLK Rising Setup Time
40
-
-
ns
CCLK Rising to DATA Hold Time
(Note 20)
15
-
-
ns
CCLK Falling to CDOUT Stable
-
-
50
ns
Rise Time of CDOUT
-
-
25
ns
Fall Time of CDOUT
-
-
25
ns
Rise Time of CCLK and CDIN
(Note 21)
-
-
100
ns
Fall Time of CCLK and CDIN
(Note 21)
-
-
100
ns
tr2
tf2
tdsu
tdh
tsch
tscl
CS
CCLK
CDIN
tcss
tpd
CDOUT
tcsh
Figure 59. Control Port Timing - SPI Format
相關(guān)PDF資料
PDF描述
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