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參數(shù)資料
| 型號： | AF180C52CXXX-36:R |
| 廠商： | TEMIC SEMICONDUCTORS |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | 8-BIT, MROM, 36 MHz, MICROCONTROLLER, PQFP44 |
| 文件頁數(shù)： | 194/586頁 |
| 文件大?。?/td> | 25028K |
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273
8272E–AVR–04/2013
ATmega164A/PA/324A/PA/644A/PA/1284/P
25.4.2
IDCODE; 0x1
Optional JTAG instruction selecting the 32-bit ID-Register as Data Register. The ID-Register
consists of a version number, a device number and the manufacturer code chosen by JEDEC.
This is the default instruction after power-up.
The active states are:
Capture-DR: Data in the IDCODE Register is sampled into the Boundary-scan Chain
Shift-DR: The IDCODE scan chain is shifted by the TCK input
25.4.3
SAMPLE_PRELOAD; 0x2
Mandatory JTAG instruction for pre-loading the output latches and taking a snap-shot of the
input/output pins without affecting the system operation. However, the output latches are not
connected to the pins. The Boundary-scan Chain is selected as Data Register.
The active states are:
Capture-DR: Data on the external pins are sampled into the Boundary-scan Chain
Shift-DR: The Boundary-scan Chain is shifted by the TCK input
Update-DR: Data from the Boundary-scan chain is applied to the output latches. However, the
output latches are not connected to the pins
25.4.4
AVR_RESET; 0xC
The AVR specific public JTAG instruction for forcing the AVR device into the Reset mode or
releasing the JTAG reset source. The TAP controller is not reset by this instruction. The one bit
Reset Register is selected as Data Register. Note that the reset will be active as long as there is
a logic “one” in the Reset Chain. The output from this chain is not latched.
The active states are:
Shift-DR: The Reset Register is shifted by the TCK input
25.4.5
BYPASS; 0xF
Mandatory JTAG instruction selecting the Bypass Register for Data Register.
The active states are:
Capture-DR: Loads a logic “0” into the Bypass Register
Shift-DR: The Bypass Register cell between TDI and TDO is shifted
25.5
Boundary-scan Chain
The Boundary-scan chain has the capability of driving and observing the logic levels on the digi-
tal I/O pins, as well as the boundary between digital and analog logic for analog circuitry having
off-chip connection.
25.5.1
Scanning the Digital Port Pins
Figure 25-3 on page 274 shows the Boundary-scan Cell for a bi-directional port pin. The pull-up
function is disabled during Boundary-scan when the JTAG IC contains EXTEST or
SAMPLE_PRELOAD. The cell consists of a bi-directional pin cell that combines the three sig-
nals Output Control - OCxn, Output Data - ODxn, and Input Data - IDxn, into only a two-stage
Shift Register. The port and pin indexes are not used in the following description:
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PDF描述 |
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參數(shù)描述 |
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| A-F18102SS | 制造商:DigitHead Inc 功能描述:FIBER FEEDTHRU, ST-ST, MULTI-MODE |
| AF18-10-ND | 功能描述:CABLE 18COND 10'.100 27AWG FLEX RoHS:是 類別:線纜，導(dǎo)線 >> FFC，F(xiàn)PC（扁平柔性） 系列:PSR1635 產(chǎn)品目錄繪圖:PSR1636 Series 標(biāo)準(zhǔn)包裝:1 系列:PSR1636 導(dǎo)線數(shù):20 間距:0.050"（1.27mm） 長度:500' (152.44m) 寬:1.050"（26.7mm） 其它名稱:AE20-500PS-1636-20 |
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