參數(shù)資料
型號(hào)： AD9512BCPZ
廠商： Analog Devices Inc
文件頁(yè)數(shù)： 4/48頁(yè)
文件大?。?/td> 0K
描述： IC CLOCK DIST 5OUT PLL 48LFCSP
標(biāo)準(zhǔn)包裝： 1
類型： 扇出緩沖器（分配），除法器
PLL： 無(wú)
輸入： 時(shí)鐘
輸出： CMOS，LVDS，LVPECL
電路數(shù)： 1
比率 - 輸入:輸出： 2:5
差分 - 輸入:輸出： 是/是
頻率 - 最大： 1.2GHz
除法器/乘法器： 是/無(wú)
電源電壓： 3.135 V ~ 3.465 V
工作溫度： -40°C ~ 85°C
安裝類型： 表面貼裝
封裝/外殼： 48-VFQFN 裸露焊盤，CSP
供應(yīng)商設(shè)備封裝： 48-LFCSP-VQ（7x7）
包裝： 托盤
AD9512
Rev. A | Page 12 of 48
Parameter
Min
Typ
Max
Unit
Test Conditions/Comments
DELAY BLOCK ADDITIVE TIME JITTER1
Incremental additive jitter1
100 MHz Output
Delay FS = 1 ns (1600 μA, 1C) Fine Adj. 00000
0.61
ps
Delay FS = 1 ns (1600 μA, 1C) Fine Adj. 11111
0.73
ps
Delay FS = 2 ns (800 μA, 1C) Fine Adj. 00000
0.71
ps
Delay FS = 2 ns (800 μA, 1C) Fine Adj. 11111
1.2
ps
Delay FS = 3 ns (800 μA, 4C) Fine Adj. 00000
0.86
ps
Delay FS = 3 ns (800 μA, 4C) Fine Adj. 11111
1.8
ps
Delay FS = 4 ns (400 μA, 4C) Fine Adj. 00000
1.2
ps
Delay FS = 4 ns (400 μA, 4C) Fine Adj. 11111
2.1
ps
Delay FS = 5 ns (200 μA, 1C) Fine Adj. 00000
1.3
ps
Delay FS = 5 ns (200 μA, 1C) Fine Adj. 11111
2.7
ps
Delay FS = 11 ns (200 μA, 4C) Fine Adj. 00000
2.0
ps
Delay FS = 11 ns (200 μA, 4C) Fine Adj. 00100
2.8
ps
1 This value is incremental. That is, it is in addition to the jitter of the LVDS or CMOS output without the delay. To estimate the total jitter, the LVDS or CMOS output jitter
should be added to this value using the root sum of the squares (RSS) method.
SERIAL CONTROL PORT
Table 6.
Parameter
Min
Typ
Max
Unit
Test Conditions/Comments
CSB, SCLK (INPUTS)
CSB and SCLK have 30 kΩ
internal pull-down resistors
Input Logic 1 Voltage
2.0
V
Input Logic 0 Voltage
0.8
V
Input Logic 1 Current
110
μA
Input Logic 0 Current
1
μA
Input Capacitance
2
pF
SDIO (WHEN INPUT)
Input Logic 1 Voltage
2.0
V
Input Logic 0 Voltage
0.8
V
Input Logic 1 Current
10
nA
Input Logic 0 Current
10
nA
Input Capacitance
2
pF
SDIO, SDO (OUTPUTS)
Output Logic 1 Voltage
2.7
V
Output Logic 0 Voltage
0.4
V
TIMING
Clock Rate (SCLK, 1/tSCLK)
25
MHz
Pulse Width High, tPWH
16
ns
Pulse Width Low, tPWL
16
ns
SDIO to SCLK Setup, tDS
2
ns
SCLK to SDIO Hold, tDH
1
ns
SCLK to Valid SDIO and SDO, tDV
6
ns
CSB to SCLK Setup and Hold, tS, tH
2
ns
CSB Minimum Pulse Width High, tPWH
3
ns
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AD9512-EP 制造商:AD 制造商全稱:Analog Devices 功能描述:1.2 GHz Clock Distribution IC, 1.6 GHz Inputs, Dividers, Five Outputs
AD9512-PCB 制造商:AD 制造商全稱:Analog Devices 功能描述:1.2 GHz Clock Distribution IC, 1.6 GHz Inputs, Dividers, Delay Adjust, Five Outputs
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AD9512UCPZ-EP-R7 功能描述:IC CLOCK DIST 5OUT PLL 48LFCSP RoHS:是 類別:集成電路 (IC) >> 時(shí)鐘/計(jì)時(shí) - 時(shí)鐘發(fā)生器，PLL，頻率合成器 系列:- 標(biāo)準(zhǔn)包裝:2,000 系列:- 類型:PLL 時(shí)鐘發(fā)生器 PLL:帶旁路 輸入:LVCMOS，LVPECL 輸出:LVCMOS 電路數(shù):1 比率 - 輸入:輸出:2:11 差分 - 輸入:輸出:是/無(wú) 頻率 - 最大:240MHz 除法器/乘法器:是/無(wú) 電源電壓:3.135 V ~ 3.465 V 工作溫度:0°C ~ 70°C 安裝類型:表面貼裝 封裝/外殼:32-LQFP 供應(yīng)商設(shè)備封裝:32-TQFP（7x7） 包裝:帶卷 (TR)
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