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參數(shù)資料
| 型號： | LC5512MV-45F484C |
| 廠商： | Lattice Semiconductor Corporation |
| 文件頁數(shù)： | 7/99頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC XPLD 512MC 4.5NS 484FPBGA |
| 標(biāo)準(zhǔn)包裝： | 60 |
| 系列： | ispXPLD® 5000MV |
| 可編程類型： | 系統(tǒng)內(nèi)可編程 |
| 最大延遲時間 tpd(1)： | 4.5ns |
| 電壓電源 - 內(nèi)部： | 3 V ~ 3.6 V |
| 邏輯元件/邏輯塊數(shù)目： | 16 |
| 宏單元數(shù)： | 512 |
| 輸入/輸出數(shù)： | 253 |
| 工作溫度： | 0°C ~ 90°C |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 484-BBGA |
| 供應(yīng)商設(shè)備封裝： | 484-FPBGA（23x23） |
| 包裝： | 托盤 |
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Lattice Semiconductor
ispXPLD 5000MX Family Data Sheet
11
Pseudo Dual-Port SRAM Mode
In Pseudo Dual-Port SRAM Mode the multi-function array is configured as a SRAM with an independent read and
write ports that access the same 16,384-bits of memory. Data widths of 1, 2, 4, 8, 16 and 32 are supported by the
MFB. Figure 10 shows the block diagram of the Pseudo Dual-Port SRAM.
Write data, write address, chip select and write enable signals are always synchronous (registered). The read data
and read address signals can be synchronous or asynchronous. Reset is asynchronous. All write signals share the
same clock, and clock enable. All read signals share the same clock and clock enable. Reset is shared by both
read and write signals. Table 6 shows the possible sources for the clock, clock enable and initialization signals for
the various registers.
Figure 10. Pseudo Dual-Port SRAM Block Diagram
Table 6. Register Clock, Clock Enable, and Reset in Pseudo Dual-Port SRAM Mode
Register
Input
Source
Write Address, Write
Data, Write Enable,
and Write Chip Select
Clock
WCLK or one of the global clocks (CLK0 - CLK3). The selected signal can
be inverted if desired.
Clock Enable
WCEN or one of the global clocks (CLK1 - CLK2). The selected signal can
be inverted if desired.
Reset
Created by the logical OR of the global reset signal and RST. RST may have
inversion if desired.
Read Data and Read
Address
Clock
RCLK or one of the global clocks (CLK0 - CLK3). The selected signal can be
inverted if desired.
Clock Enable
RCEN or one of the global clocks (CLK1 - CLK2). The selected signal can
be inverted if desired.
Reset
Created by the logical OR of the global reset signal and RST. RST may have
inversion if desired.
‘
68 Inputs
From
Routing
16,384 bit
Pseudo
Dual
Port
SRAM
Array
Write Address
(WAD[0:8-13])
Write Clk Enable (WCEN)
Write Clock (WCLK)
Read Address
(RAD[0:8-13])
Write Enable (WE)
Write Chip Sel (WCS[0,1])
Reset (RST)
Read Clk Enable (RCEN)
Read Clock (RCLK)
Write Data
(WD[0:0,1,3,7,15,31])
RESET
CLK0
CLK3
CLK1
CLK2
Read Data
(RD[0:0-15])
SELECT
DEVICES
DISCONTINUED
相關(guān)PDF資料 |
PDF描述 |
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參數(shù)描述 |
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| AD9273BSVZ-50 | 功能描述:IC ADC ASD OCTAL 50MSPS 100-TQFP RoHS:是 類別:集成電路 (IC) >> 數(shù)據(jù)采集 - ADCs/DAC - 專用型 系列:- 產(chǎn)品培訓(xùn)模塊:Lead (SnPb) Finish for COTS Obsolescence Mitigation Program 標(biāo)準(zhǔn)包裝:50 系列:- 類型:數(shù)據(jù)采集系統(tǒng)（DAS） 分辨率（位）:16 b 采樣率（每秒）:21.94k 數(shù)據(jù)接口:MICROWIRE?，QSPI?，串行，SPI? 電壓電源:模擬和數(shù)字 電源電壓:1.8 V ~ 3.6 V 工作溫度:-40°C ~ 85°C 安裝類型:表面貼裝 封裝/外殼:40-WFQFN 裸露焊盤 供應(yīng)商設(shè)備封裝:40-TQFN-EP（6x6） 包裝:托盤 |
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| AD9273BSVZRL-40 | 功能描述:模數(shù)轉(zhuǎn)換器 - ADC 12Bit 40 MSPS Octal ADC RoHS:否 制造商:Analog Devices 通道數(shù)量: 結(jié)構(gòu): 轉(zhuǎn)換速率: 分辨率: 輸入類型: 信噪比: 接口類型: 工作電源電壓: 最大工作溫度: 安裝風(fēng)格: 封裝 / 箱體: |
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