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參數(shù)資料
型號： AD1836ACSZ
廠商： Analog Devices Inc
文件頁數(shù)： 21/24頁
文件大?。?/td> 0K
描述： IC CODEC 4ADC/6DAC 24 BIT 52MQFP
標(biāo)準(zhǔn)包裝： 1
類型： 通用
數(shù)據(jù)接口： 串行
分辨率（位）： 24 b
ADC / DAC 數(shù)量： 4 / 6
三角積分調(diào)變： 是
S/N 比，標(biāo)準(zhǔn) ADC / DAC (db)： 105 / 108
動態(tài)范圍，標(biāo)準(zhǔn) ADC / DAC (db)： 105 / 108
電壓 - 電源，模擬： 4.75 V ~ 5.25 V
電壓 - 電源，數(shù)字： 4.75 V ~ 5.25 V
工作溫度： -40°C ~ 85°C
安裝類型： 表面貼裝
封裝/外殼： 52-QFP
供應(yīng)商設(shè)備封裝： 52-MQFP（10x10）
包裝： 托盤
配用： AD1836AZ-DBRD-ND - BOARD EVAL FOR AD1836A
AD1836A
Data Sheet
Rev. A | Page 6 of 24
Table 7. Timing Specifications
Parameter
Comments
Min
Max
Unit
MASTER CLOCK AND RESET
tMH
MCLK High
512 × fS Mode
18
ns
tML
MCLK Low
512 × fS Mode
18
ns
tMCLK
MCLK Period
512 × fS Mode
36
ns
fMCLK
MCLK Frequency
512 × fS Mode
27
MHz
tPDR
PD/RST Low
5
ns
tPDRR
PD/RST Recovery
Reset to Active Output
4500
tMCLK
SPI PORT
tCHH
CCLK High
10
ns
tCHL
CCLK Low
10
ns
tCDS
CDATA Setup
To CCLK Rising
5
ns
tCDH
CDATA Hold
From CCLK Rising
5
ns
tCLS
CLATCH Setup
To CCLK Rising
5
ns
tCLH
CLATCH Hold
From CCLK Falling
5
ns
tCODE
COUT Enable
From CCLK Falling
10
ns
tCOD
COUT Delay
From CCLK Falling
10
ns
tCOH
COUT Hold
From CCLK Falling
0
ns
tCOTS
COUT Three-State
From CCLK Falling
10
ns
DAC SERIAL PORT
(Normal Modes)
tDBH
DBCLK High
15
ns
tDBL
DBCLK Low
15
ns
fDB
DBCLK Frequency
64 × fS
ns
tDLS
DLRCLK Setup
To DBCLK Rising
0
ns
tDLH
DLRCLK Hold
From DBCLK Rising
10
ns
tDDS
DSDATA Setup
To DBCLK Rising
0
ns
tDDH
DSDATA Hold
From DBCLK Rising
20
ns
DAC SERIAL PORT
(Packed 128 Mode, Packed 256 Mode)
tDBH
DBCLK High
15
ns
tDBL
DBCLK Low
15
ns
fDB
DBCLK Frequency
256 × fS
ns
tDLS
DLRCLK Setup
To DBCLK Rising
0
ns
tDLH
DLRCLK Hold
From DBCLK Rising
10
ns
tDDS
DSDATA Setup
To DBCLK Rising
0
ns
tDDH
DSDATA Hold
From DBCLK Rising
20
ns
ADC SERIAL PORT
(Normal Modes)
tABD
ABCLK Delay
From MCLK Transition, 256 × fS Mode
From MCLK Rising, 512 × fS Mode
15
ns
tALS
LRCLK Skew
From ABCLK Falling
–2
+2
ns
tABDD
ASDATA Delay
From ABCLK Falling
5
ns
ADC SERIAL PORT
(Packed 128 Mode, Packed 256 Mode)
tABD
ABCLK Delay
From MCLK Transition, 256 × fS Mode
From MCLK Rising, 512 × fS Mode
15
ns
tALS
LRCLK Skew
From ABCLK Falling
–2
+2
ns
tABDD
ASDATA Delay
From ABCLK Falling
5
ns
ADC SERIAL PORT
(TDM Packed AUX)
tABD
ABCLK Delay
From MCLK Transition, 256 × fS Mode
From MCLK Rising, 512 × fS Mode
15
ns
tALS
LRCLK Skew
From ABCLK Falling
–2
+2
ns
tABDD
ASDATA Delay
From ABCLK Falling
5
ns
tDDS
DSDATA1 Hold
To ABCLK Rising
0
ns
tDDH
DSDATA1 Hold
From ABCLK Rising
7
ns
AUXILIARY INTERFACE
tAXDS
AAUXDATA Setup
To AUXBCLK Rising
7
ns
tAXDH
AAUXDATA Hold
From AUXBCLK Rising
10
ns
tDXDD
DAUXDATA Delay
From AUXBCLK Falling
25
ns
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